Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

3.6

Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

H.

STOPPER,

Telefunken AG, Konstanz, Deutschland

Es wird eine Schaltung beschrieben, die bei geringem Aufwand an elektrischen Bauelementen alle die Speicher- und Steuerfunktionen realisiert, welche fUr eine Speicherzelle erforderlich sind . Dartiber hinaus wird gezeigt, daB diese Schaltung fUr monolithische Integration besonders geeignet ist, weil die Ansprtiche an die Bauelemente gering sind und weil die schactlichen Auswirkungen der Trenndiffusions- KapazWiten durch eine geeignete Betriebsweise der Zelle vollsUindig eliminiert werden konnen . Dadurch wird es moglich, in dies er Technik nicht nur einzelne Daten-Register sondern auch groBere SpeicherblOcke zu realisieren, diemaninderSpeicherTerminologie unter "klein" (bis zu 10000 bit) und "schnell" (Zykluszeiten von weniger als 20 nsec , Zugriffszeiten von weniger als 5 nsec) einordnen wtirde.

Expanding on the design of data registers, an integrated circuit is described, which provides a storage function and several gating functions at very low cost. Thus, it looks feasible to build high speed semiconductor memories which, of course, cost more than magnetic memories but much less than a bank of usual flip-flops. The circuit has been obtained from an original desi gn and from suitable application of microelectronics .

Einleitung

FUr den Bau von Digitalrechnern benotigt man neben dem eigentlichenArbeitsspeicher kleinere, daftir aber urn so schnellere Zusatzspeicher, die etwa mit Puffer, Hilfsregister, Zwischenspeicher, Scratch Pad Memory oder ahnlichen Begriffen bezeichnet werden , FUr die Realisierung dieser Schnellspeicher stehen praktisch nur aktive Flip-Flop-Schaltungen zur Verftigung, die aber sehr teuer und voluminos sind . Deshalb hat man bisher den Schnellspeicher so klein wie moglich gehalten (in GrenzfaIlen wurde sogar der sog . Akkumulator in den Arbeitsspeicher verlegt) und indiesem Zusammenhang kaum das Wort Speicher benutzt. Durch die Technik der Integrierten Schaltungen wurden die Kosten der klassischen Flip-Flops absolutundrelativ zu den Verkntipfungsnetzwerkendra-

260

H. Stopper

stisch gesenkt, so daB der Einsatz von grtiBeren Flip-Flop-Speichern wesentlich attraktiver geworden ist. Umgekehrt tendiert die Technik der Integrierten Schaltungen zu solchen Anwendungen, die mit vielen gleichartigen Elementen und maBigem Verdrahtungsaufwand erreicht werdenktinnen. Diese Nebenbedingungen sind nun gerade bei einer Speicheranordnung ideal erfiillt. In der nachstehenden Arbeit wird eine Integrierte Schaltung zur Realisierung eines Halbleiterspeichers beschrieben, die aus der oben angezeigten Entwicklung hervorgegangen und durch folgende drei Merkmale gekennzeichnet ist: 1. Neben der eigentlichen Speicherfunktion wurden die zur Durchschaltung diverser Transportwege erforderlichen Torschaltungen in die Speicherzelle eingeschlossen. 2 . Trotz der Bereitstellung dieser Torschaltungen konnte der Aufwand auf wenige Schaltelemente begrenzt werden, so daB sich Kostenvorteile ergeben, die iiber die bloBe Anwendung der modernen Technologie hinausgehen . 3 . Die Randbedingungen fiir die Entwicklung monolithischer, integrierter Schaltkreise konnten oh ne jeden Leistungsabstrich eingehalten werden . Die Bezeichnung "Halbleiterspeicher" anstelle von "Flip-Flop-Speicher" soIl darauf hinweisen, daB die vorgeschlagene Schaltung nur noch teilweise einem klassischen Flip- Flop entspricht und daB sie am zweckmaBigsten in monolithischer Silizium-Technik aufgebaut wird .

Das logische Equivalent der Schaltung Bild 1 zeigt das elektrische Netzwerk der vorgeschlagenen Schaltung in ihrer Grundform . Ihre auBere Funktion, die zunachst erlautert werden

E 0--.1--...

Bild l. Die Grundform der Speicherschaltung

----=-. +----+lat--o E'

261

3. 6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

soIl, kann durch einen Funktionsschaltpian gemlill Bild 2 oder durch eine Funktionstabelle gemlill Tabelle 1 beschrieben werden. In den Bildern 1 und 2 sowie in Tabelle 1 sind gleiche Klemmen bzw. die an diesen Klemmen anliegenden Signale mit gleichen Buchstaben bezeichnet worden .

E 0---_--1

A

E' o--I--t

A'

Bild 2. Funktionsschaltplan der vorgeschlagenen Schaltung

EAS

Tabelle 1.

EAS

E

E'

Q

1

0

X

X

0

0

0

0

2

0

X

X

1

1

0

0

3

1

0

0

0

0

0

0

4

1

0

0

1

1

0

0

5

1

0

1

X

0

0

0

6

1

1

0

X

1

0

0

7

1

1

1

X

1

0

0

8

2

X

X

0

0

0

1

9

2

X

X

1

1

1

0

Funktions tab E' ll e d e r Spe icherschaltung

"*Q A

A'

Das Flip-Flop in Bild 2, das den binaren Wert Q speichert, kann iiber zwei Konjunktionen gestellt werden, die durch ein Eingangssteuersignal ES zu aktivieren sind. Die Dateneingange E und E' erlauben im Vergleich zu den iiblichen Flip-Flop-Typen verschiedene Betriebsarten. So konnen E und E' z. B. direkt als Riickstell- undStelleingange eines RS-Flip-Flops benutzt werden. Speist man etwa E' mit einer festen " 1" , so wird E der einzige Eingang eines D-Flip-Flops . Die Datenausgange A und A' reprasentieren den Flip-Flop-Inhalt Q bzw Q, wenn die hierfiir vorgesehenen Konjunktionen durch ein Ausgangssteuersignal AS aktiviert werden .

262

H. Stopper

Die Steuerleitungen ES und AS sind physisch nicht vorhanden . Vielmehr wird an die einzige Steuerklemme EAS ein ternares Signal angelegt, das iiber den in Bild 2 angedeuteten Konverter in die gedachten Signale ES und AS umgesetzt wird . Die Dreiecke in den Ausgangskonjunktionen sollen Pufferelemente darstellen, die eine Disjunktion aufbauen, wenn mehrere Speicherelemente iiber ihre Ausgangsklemmen einander parallel geschaltet werden. Diese Disjunktionen sind in Tabelle 1, die sonst voll Bild 2 entspricht, nicht beriicksichtigt worden . Eine Speicherebene entsteht aus Elementen der oben beschriebenen Art dadurch, daB in einer matrixformigen Anordnung benachbarte Elemente in Wortrichtung iiber die EAS-Klemmen und in Bitrichtung iiber die Eund A-Klemmen einander parallel geschaltet werden. In der einfachsten Anwendung dieser Ebene beschickt man die E-Leitungen, d. h. alle pro Bit parallel geschalteten Eingangsklemmen E mit den einzuschreibenden Daten und greift an den A-Leitungen, d. h. an den pro Bit parallel geschalteten Ausgangsklemmen A die auszulesenden Daten ab. Hierbei erfolgt die lineare Selektion eines Wortes fiir das Einschreiben oder Auslesen iiber die zugehorige EAS-Leitung (Bild 3).

E

~t-

E' Quo

~

ArA' r-t-

r- --

~r~

I

Q OI

I

EA S

I __ _ L

1

EAS o

~

..... r-

--<

-r-

QIO

~

Bild 3 . Ebene Speicheranordnung von Elemente n nach Bild 2

r---

..... .....

I I I L __ _

Q ll

1

1

I

I I

,.----,

r---,

I I

I I

I

I

I

I

I

I

I

I

I

I

I

r--I

I

I

I

Aus dem Umstand, daB EAS ein ternares Signal ist, welches gleichzeitiges Lesen und Schreiben ausschlieBt, konnte man auf eine Almlichkeit dieses Speichers mit einem magnetischen Kernspeicher schlieBen. Auchkann die Koinzidenzselektion eines Kernes durch volle Ausnutzung der in das obige Speicherelement eingebauten Funktionen nachgebildet werden, was hier nicht nliher erlautert werden solI. Ganz im Gegensatz zum Kernspei-

263

3.6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

cher aber ist gleichzeitiges Lesen und Schreiben in verschiedenen Wortpositionen durchaus moglich . Ferner ist ein Loschen vor dem Einschreiben oder ein Wiedereinschreiben nach dem Lesen nicht erforderlich.

Die Arbeitsweise der Grundschaltung

Uber Tabelle 2, welche die anzulegenden bzw. abzugreifenden Signalspannungen definiert, solI jetzt aus dem Stromlaufplan Bild 1 verifiziert werden, daB die Schaltung tatsachlich die angegebenen Funktionen ausfUhrt. Tabelle 2.

UQ(Q = O)=UQ, (Q = 1) = U Q (Q = I)=U Q, (Q =0)=

1,4 0,3

V

Nennwe rt e d e r Signalspannunge n

U EAS (EAS = 0)

o

V

U EAS (EAS = 1)

5

V

-2

V

6

V

U EAS (EAS = 2) U E (E

=

0, E'

=

= 0)

U E (E = 0, E'= 1)

V

4 . .. 6V

1)

2

V

UdE' =0)

6

V

UdE' = I)

3 0 U A (A = I) = U A, (A '= I)= - 1

V

UA(A = O) = UA, (A ' =O)=

V

U E (E

=

V

Wenn man also von der linken Seite der Funktionstabelle (Tabelle 1) ausgeht, die angegebenen Signale in Spannungen tibersetzt, diese Spannungen - gegebenenfalls als Impulse - auf das elektrische Netzwerk (Bild 1) anwendet und die resultierenden Signalspannungen rticktibersetzt, so muB sich die rechte Seite der Tabelle 1 ergeben. Verifizierung der Speicherfahigkeit

°

FUr EAS = 0 bzw. U EAS = Volt ist die Schaltung von alIen E- und ALeitungen tiber gesperrte Dioden abgetrennt. D1 und D2 sind gesperrt, weil UE und UE' stets groBer als 2 Volt und UQ und U Q, stets kleiner als 1,4 Volt sind . U Q ist die Spannung zwischendenPunkten Q und EAS , die sich maximal aus dem Basis-Emitter-Spannungsabfall des Transistors Ts1 von 0,9 Volt und dem Spannungsabfall tiber R3 von 0,5 Volt zusammensetzt, wenn man fUr 11 und R3 typische Werte von 5 mA und 100.Q ansetzt. Entsprechendes gilt fUr U Q, . D3 und D4 sind deshalb gesperrt, weil U A und U A ' wegen der gegen Erde zu schaltenden Lastwiderstande Volt und UQ und UQ, stets groBer als 0,3 Volt sind, wenn man die Collector-Restspannung der Transistoren zu 0,3 Volt ansetzt.

°

264

H. Stopper

Obwohl sich die Analyse der Schaltung hier auf Nennwerte beschrankt, so wird doch aufgrund dieser ersten Abschatzung offenbar, daB fUr die Toleranzen der Bauelemente und Signalspannungen genUgend Spielraum bleibt und daB U EAS in positiver ("1") oder negativer ("2") Richtung erst nach Uberschreiten einer bestimmten SchwelIe wirksam wird. Lal3t man nun die gesperrten Dioden auBer Betracht, so erha'lt man ein Netzwerk, das sich von dem bekannten, direkt gekoppelten Flip-Flop mj t Silizium-Transistoren nur noch durch die Widerstande R3 und R4 unterscheidet . Letztere sind aber mit ca. 100.Q so klein bemessen, daB die ColIector-Basis-Reststrome keine nennenswerten SpannungsabfalIe verursachen konnen. Mit diesem Nachweis der Speicherfahigkeit undder Entkopplung von der AuBenwelt sind die Zeilen 1 und 2 der TabelIe 1 verifiziert worden. Die Torschaltungen

Die Eingangs- und Ausgangstore sind mit je einer Diode nach dem im Prinzip schon in [1) beschriebenen Verfahren des Flow Gating realisiert worden: Durch Anheben oder Absenken des Potentials an EAS und damit auch an alIen anderen Punkten des Netzwerkes konnen, wenn noch einige weitere Voraussetzungen erfUlIt worden sind, SignalUbertragungen durch eine oder mehrere der Dioden D1 ... D4 stattfinden. EinAnstiegvon U EAS kann nur eine Offnung von D1 oder D2 hervorrufen, wahrend ein Abstieg von U EAS nur eine Offnung von D3 oder D4 bewirken kann. Diese AusschlieBlichkeit fUhrt auf den in Bild 2 angedeuteten Konverter . FUr die TabelIe 1 folgt, daB fUr EAS = 1 stets A = A I = 0 sein muB und daB Q fUr EAS = 2 nicht durch E oder E' modifiziert werden kann. Wenn nun U EAS entsprechend einem Schreibbefehl EAS = 1 auf 5 Volt ansteigt, aber E = E' = 0 und damit U E = U E, = 6 Volt ist, so bleiben Dl und D2 immer noch gesperrt, und der Flip-Flop-Inhalt Q bleibt erhalten , Hieraus ergeben sich die Sperrwirkungen der Signale E und E' an den Eingangstoren in Bild 2 oder die Zeilen 3 und 4 in TabelIe 1 . Dagegen wird mit E = 1 oder E' = 1 bzw . U E = 2 Volt oder U E, = 3 Volt (Zeilen 5. , . 7 der TabelIe 1) die Diode Dl oder D2 durchgeschaltet l\nd damit die im nachsten Abschnitt naher beschriebene ZeichenUbernahme eingeleitet. Fallt U EAS entsprechend einem Lesebefehl EAS = 2 auf -2 Volt ab, so wird je nach Inhalt Q entweder D3 oder D4 durchgeschaltet und damit Q bzw, Q auf A und A' Ubertragen . Dieser Steuervorgang kann an dem in Bild 4 gezeigten Ersatzschaltbild fUr die Speicherschaltung im Lesebetrieb abgelesen werden: Je nach Status Q des Flip-Flops befindet sich zwischen EAS und A bzw , A' eine SpannungsquelIe von 0,9 Volt, diesich

3 . 6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

-

0,9 V

Bild 4. Ersatzschaltbild fUr den Les evorgang

CAS

_ I ---

265

Q ~ l~ Q~o

0 1 I f---+----:- I

A

100 !l

A'

lOOn

2V

2,OV

aus einer Collector-Restspannung von 0,3 Volt und einer DiodendurchlaBspannung von 0,6 Volt zusammensetzt, oder eine Spannungsquelle von 2,0 Volt, die sich aus einem Basis-Emitter-Spannungsabfall von 0,9 Volt, einem Spannungsabfall von 0,5 Volt an R3 bzw. R4 und einer DiodendurchlaBspannung von 0,6 Volt zusammensetzt . Die Dioden in BUd 4 sind ideale Dioden. Die InnenwidersUinde in Bild 4 ergeben sich aus R3 bzw. R4 und den Transistor-Dioden-BahnwidersUinden von ca. 10 n bzw. ca. 100 n. Ein "l " -Signal wird also mit ca. 1 Volt iibertragen, ein "O"-Signal iiberhaupt nicht. Wenn der EAS-Impuls iiberschwingt, d. h . wenn U EAS < -2 V wird, kann zwar U A (A = 0) < OV werden, jedoch wird die zu erkennende Spannungsdifferenz zwischen U A und U A' oder zwischen U A (A=l) und UA(A=O) wegen der Spannungsteilung zwischen Innen-und AuBenwiderstand noch groBer. Damit ist die Existenz der Ausgangstore nachgewiesen und die Tabelle 1 fiir die Zeilen 8 und 9 verifiziert worden. Eine Riickwirkung des Laststromes auf den Status des Kern-Flip-Flops ist nicht zu befiirchten, da der Laststrom entweder den Collector-Strom eines reichlich iibersteuerten Transistors oder den Basis-Strom eines eingeschaltet zu haltenden Transistors erhoht. Die Zeichenubernahme Die Zeicheniibernahme iiber eine geoffnete Tordiode in das Kern-Flip-Flop ist der komplizierteste der zu beschreibenden Vorgange, aber auch zugleich derjenige , durch den sich die vorgeschlagene Schaltung wesentlich von ahnlichen Losungen unterscheidet. Zunachst sei ohne Beweis vorweggenommen, daB die Schaltung hinsichtlich ihrer Eingange E und E' nur auf die Spannungsdifferenz .c\ U E = = U E- UE' anspricht, und zwar so , daB Ll U E > 0 den Inhalt Q zu " 0" und U E< 0 den Inhalt Q zu "1 " macht. Dieses Verhalten ergibt im Zusammenhang mit einer geeigneten Wahl der Signalspannungen die gewiinschten Schaltfunktionen fiir die Eingangssteuerung, was in Tabelle 3 dargestellt ist. Hieraus erklart sich speziell, weshalb fiir E = E' = 1 der "Stelleingang" E gegeniiber dem " Riickstelleingang" E' bevorrechtigt

266

H. Stopper

Tabelle 3. Differenz -Charakteristik d e r Eing ange E und E

5 6 7

E

E'

0

1

1 1

0 1

--.

UE U E, --. 4/ 6V 3V 2V 2V

5V 3V

-

~UE

-

--.

>0

-

~Q

0 r---

<0

-< 0 '---

1 I---

1 '---

ist bzw. wie der invertierende Eingang in Bild 2 realisiert worden ist. Ferner erkHirt sich, weshalb U E (E = 0, E' = 1) mit 4 ... 6 V definiert werden kann, wlihrend aUgemeiner U E (E = 0, E' = 0/1) zu 6 V definiert werden muB . Dieses Detail ist von Bedeutung, wenn man bei E' = 1 = const die Impulsamplitude U E (E =0) - U E (E =1) beschranken will. FUr die weitere Betrachtung soU nun zunachst der FaU herausgegriffen werden, der durch U E = 2 Volt bzw, ~ U E < 0 gekennzeichnet ist. AuBerdem soU Q = 0 sein, so daB tatsachlich eine Anderung von Q erfolgen muB. Ferner moge ~ U E bereits eingestellt sein, bevor EAS mit einem positiven PuIs beaufschlagt wird . Die Anstiegs- und AbfaUzeiten dieses Impulses sind von wesentlichem EinfluB auf den Ablauf des Schreibvorganges, so daB die folgende Untersuchung wenigstens auf zwei Grenzfalle erstreckt werden muB, welche dadurch gekennzeichnetsind, daB Anstiegsund AbfaUzeiten einmal groB und einmal klein gegentiber den typischen Schaltzeiten der verwendeten Transistoren sind. Die Impulsdauer soU in beiden GrenzfaUen hinreichend groB sein, urn die Reaktionen auf die Vorderflanke ausklingen zu lassen, bevor die Rtickflanke einsetzt. In Bild 5 wird der Verlauf von U EAS , U Q und U Q, ftirgroBeAnstiegs-und AbfaUzeiten gezeigt. Im Ruhezustand ist V Q = 1,4 Volt und U Q, = 0,3 Volt. T s 1 aus, T s 2 ein Ts 2 in vers ein

Bild 5. Spannungsver la uf von EAS, Q, Q' fUr einen "langsamen" EAS-Impuls

Ts 2 ein

c:

;; 2 ",

3c:

c: ~ V>

1

0 '---.L-- - -- - - - - - - - - - - . 3 0 . . - Zeit-

Mit wachsendem U EAS steigen auch U Q und U Q, an, bis U Q bei U E + VD = = 2,6 Volt durch D1 begrenzt wird, wenn U D = 0,6 V die Dioden-DurchlaBspannung ist. Mitweiterwachsendem U EAS wird U Q - U EAS immerklei-

3. 6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

267

ner, so daB schlieBlich der Transistor Ts1 gesperrt wird . Dadurch wird das Flip-Flop gekippt, U Q springt auf U EAS + 0,3 V und U Q, auf U EAS + 1,4 V. MitnochweiteremAnstiegvon U EAS erreicht U Q abermals den Grenzwert U E + U D , so daB nun auch die Basis-Emitter-Diode von Ts2 gesperrt wird. Die Basis-Collector-Diode von Ts2 bleibt jedoch geoffnet, so daB Ts2 nun invers betrieben wird, wlihrend Ts1 vollig gesperrt bleibt. Die Schaltung arbei~t jetzt nicht mehr als Flip-Flop, sondern als passives Dioden-Widerstands-Netzwerk. Hierbei ist vorausgesetzt, daB die inverse StromversUirkung von Ts2 vernachHissigbar klein ist (gold doping! ). U O' wird jetzt sowohl durch D2 (U E' + UD) als auch durch Ts2 und R4 (U E + U BC + 12 R 4 ) auf ca. 3,6 V eingestellt (Bild 7). EAS und Q sowie EAS und Q' sind entkoppelt. Flillt U EAS langsam wieder ab, so tritt die erste Reaktion ein, sobald U E,+ U D - U EAS groB genug wird, urn die Basis-Emitter-Diode von Ts2 zu offnen. Hierdurch kehrt Ts2 vom inversen zum normalen Betrieb zuruck, hlilt Ts1 gesperrt und laBt U Q und U Q, mit einem Abstand von 0,3 bzw. 1,4 Volt der steuernden Spannung U EAS folgen . Die Schaltung arbeitet jetzt wieder als Flip-Flop, und der neue Inhalt Q ist eingespeichert worden. Bild 6 zeigt den Verlauf von U EAS ' U Q und U Q, fUr kurze Anstiegs- und Abfallzeiten. Zunachst steigen U Q und U Q, wie in Bild 5 parallel mit U EAS an, bis der Grenzwert fur U Q erreicht wird. Die Basis-EmitterTs 2 invers e in

Ts2 ein

J ___ _ ~E:...:!:UD

Bild 6. Spannungs ve r lauf von EAS, Q . Q I fUr e inen "schnelle n" EAS-Impuls

~2 § 1

c

-}-,F...:!...-------'~\\_-\_

_

_

~E + !:.:~

\L ___ ~_ UQ

[O~~~----------~====~~= Zeil_ EAS

VI

Diode von Ts1 wird ebenfalls gesperrt, jedoch flieBt der Collector-Strom bis zum Ablauf der Transistorspeicherzeit weiter, so daB Ts2 nicht mehr eingeschaltet werden kann. Der Basis-AbschaltstromfUr Ts1 flieBtvonder Quelle 12 uber Ts1, R3 und D1 zur Klemme E. Die Spannungsabfalle uber R3 und uber die Collector-Basis-Strecke gleichen sich annlihernd aus , so daB U Q, in der Nlihe von U Q verweilt, bis Ts1 voll gesperrt ist. AnschlieBend steigt U Q, bis zu seinem Grenzwert an, wobei die Basis-CollectorDiode von Ts2 geoffnet wird . Der nunmehr erreichte stationare Zustand ist der gleiche, der zuvor an Hand von Bild 7 erlautert wurde.

268

H. Stopper

-=-

-=-

11 01 E'

E

03 A'

A

Bild 7. Passives Oioden- Widerstands- Netzwerk fUr EAS = 1

EAS

Die Zeit, die fiir diesen Ubergang vom Flip-Flop des Inhalts Q = 0 zum passiven Netzwerk benotigt wird, setzt sich aus folgenden vier Hauptschritten zusammen: 1. Anstieg der Spannung U EAS von Null bis zur Schaltschwelle, 2. Abschalten von Ts1 (Emitter- und Collectorstrom), 3. Einstellen von U Q, auf UE' + U o bzw. von U Q - U Q' auf II U E, 4. Inverses Einschalten von Ts2 . Der erste Schritt hangt hauptsachlich von der Steilheit des EAS-Pulses ab, d. h. von auBeren Bedingungen.FurMeBzwecke laBt sich dieser EinfluB dadurch ausschalten, daB die Schreibgeschwindigkeit durch die erforderliche Impulsdauer in Schwellenhohe ausgedruckt wird. Der zweite Schritt hangt von der gegebenen Speicherzeit der verwendeten Transistoren ab. Durch die abrupte Sperrung (BasisAbschaltstrom = abzuschaltendem Collector-Strom) wird aber diefiirden jeweiligen Transistor klirzest mogliche Speicherzeit erreicht (z. B. 1 nsec fiir den 2 N 709) . Die erforderliche Zeit fur den dritten Schritt ergibt sich hauptsachlich aus den parasitaren Transistorkapazitaten und dem zur Verfiigung stehenden Ladestrom 12. An dieser Stelle muB also bei der Dimensionierung der Schaltung der ubliche KompromiB zwischen Geschwindigkeit und Verlustleistung geschlossen werden. Werte von 3 nsec sind typisch. Der vierte Schritt lauft zeitlich parallel mit dem Ende des dritten Schrittes ab, nlimlich zwischen Erreichen der inversen Ot:fnungsspannung fiir Ts2 und der Ot:fnungsspannung fur D2 durch U Q" Der Verlauf von U Q und U Q' fiir einen schnellen Abfall von U EAS ist dem fiir einen langsamen Abfall sehr lihnlich (Bild 5 und Bild 6) , jedoch sind die wirksamen Mechanismen durchaus verschieden. Da die Abfallzeit kurz gegen die Transistorschaltzeiten sein solI, werden die Begrenzungen von U Q und U Q' durch D1 und D2 praktisch gleichzeitig aufgehoben, so daB von hierher vollig ungewiB ist, welcher Transistor leitend sein wird, wenn die Schaltung wieder Flip-Flop-Eigenschaften angenommen hat. AuBerdem

3. 6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

269

konnen etwa durch unsymmetrische StreukapaziUiten gegen Erde gegenHiufige Impulse eingekoppelt werden . In diesem Geschwindigkeitsbereich wirkt sich nun aus, daB das passive Netzwerk gemaB Bild 7 den neuen Status bereits auf zweifache Weise gespeichert hat: Die Collector-Basis-KapaziUiten beider Transistoren sind bereits im richtigen Sinne und auf etwa die Spannungen geladen, die nach Wiederherstellung des Flip-Flops stationar anliegen sollen. AuBerdem hat Ts2, der im Flip-Flop Strom flihren soll, bereits im passiven Netzwerk Strom geflihrt und daher wegen seiner Basis-Ladung ,"Strom gespeichert". Der passive Zwischenspeicher ist nattirlich in seiner Speicherzeit begrenzt. In praktischen Fallen aber iiberlapppen sich der zuerst beschriebene langsame und der zuletzt beschriebene schnelle Ubernahmemechanismus hinsichtlich der Abfallzeit von U EAS hinreichend. Auf der anderen Seite kann man Fehlfunktionen demonstrieren, in dem man z. B. durch iibermaBige ErhOhung von R3 und R4 den Strom- oder Basisladungsspeicher unwirksam macht . Die wirklichen Spannungsverlaufe wahrend des Schreibvorgangs liegen zwischen den oben beschriebenen GrenzfaIlen kurzer und langer Impulsflanken. Weitere Abweichungen ergeben sich aufgrund der wirklichen Kennlinien der hier idealisierten Halbleiterelemente und aufgrund der Riickwirkungen auf die Signalquellen. Bild 8 zeigt ein von [2] iibernommenes Oszillogramm des Schreibvorganges in einer aus diskreten Bauelementen aufgebauten Speicherschaltung mit ahnlichen Nennwerten.

1 V/ Teilun g

Bild 8. Typischer Spannungs verlauf wahrend des Schreibvorganges 5 nsec / Teilung

Aufgrund der obigen Ausflihrung ist nun leicht einzusehen, daB bei Ll U E > 0 anstelle der "1" eine "0" eingeschrieben wird . Damit sind nun auch die Zeilen 5 .. . 7 der Tabelle 1 verifiziert worden.

270

H. Stopper

Bild 9 zeigt das ebenfalls von [2] iibernommene Oszillogramm von zwei vollen Schreib- und Lesezyklen einer integrierten Schaltung. Der Schreibimpuls wurde hier mit "zweifacher Sicherheit" auf 10 nsec festgelegt. Die Lange des Leseimpulses ist willkiirlich, da die Schaltung (siehe Bild 4) keinen direkten Beitrag zu einer Signalverzogerung liefert. Ganz pauschal kann man jedoch eine Lesezeit von ebenfalls 10 nsec als realistisch betrachten.

2 V /Teilung

"'

/1

./"0

J

11

(

J ,

'\

Bild 9. Einschreiben und Auslesen von "0" und "1"

E

)

J\

EAS

~ A

20 nsec/Teilung

....

J ....

\..... I!

Die integrierte Schaltung

Aus didaktischen Griinden wurden Funktion und Arbeitsweise der Schaltung zunachst ohne Beriicksichtigung der Besonderheiten einer integrierten Schaltung erlautert. Prinzipiell ist es natiirlich auch moglich, die Schaltung mit diskreten Bauelementen zu realisieren (siehe Bild 8). Wie jedoch schon in der Einleitung gesagt wurde, zeigt sich ihr voller Nutzen erst in integrierter, bevorzugt in monolithischer Technik. Fiir diese Technik wird die Schaltung gemlill Bild 1 in eine solche gemlill Bild 10 abgewandelt, deren Eigenschaften nachstehend beschrieben werden . Als Bauelemente werden nur Transistoren, Dioden und Widerstande zugelassen, die in Halbleitertechnik am giinstigsten hergestellt werdenkonnen. Die Stromquellen 11 und 12 aus Bild 1 werden mit hinreichender Genauigkeit durch die Widerstande R1, R2 und ein Hilfssignal PEAS realisiert, welches gegeniiber EAS konstant urn +3 Volt verschoben ist. Die Dioden D1 und D2 wurden durch Transistoren in Dioden-Funktion ersetzt, urn je drei nichtlineare Elemente der Schaltung in einem Collector-Korper aufbauen zu konnen, was durch das Zeichen fiir N-Material angedeutet werden solI. Hierdurch erreicht man eine vereinfachte Konstruktion und bei Anwendung von Trenndiffusionen zur Isolierung der Bauelemente eine

®

3 . 6 Eine ihtegrierte Schaltung zur Realisierung eines Halbleiterspeichers

271

PEAS

E'

E

A

o-__----="'*_

Bild 10. Die Schaltung nach Bild 1 in inte grie rter Form

EAS

Konzentration der neu eingefUhrten Dioden bzw. KapaziUiten D5, D6 auf die Punkte Q und Q' . Wegen der begrenzten Durchbruchspannung der BasisEmitter-Dioden mtissen die Signalpegel, fUr die oben runde Werte gew1ihlt wurden, gegebenenfalls revidiert werden . Die vier WidersUinde konnen ebenfalls in einem gemeinsamen "Collector" -Korper untergebracht werden. Die Toleranzforderungen an die Elemente treffen sich in idealer Weise mit den technologischen Moglichkeiten. Die Schaltung ist hinsichtlich ihres Netzwerkes sowie hinsichtlich ihrer SignalUbernahme und -abgabe voll symmetrisch. Demzufolge konnen ungewohnlich hohe absolute Toleranzen aufgefangen werden, sofern die Elemente relativ zueinander geringere Abweichungen haben . So ist z. B . eine Anderung der Spannungsquellen in Bild 4 durch Variationen der Dioden D3, D4 unkritisch, wenn die Abweichung fUr beide Spannungen gleich ist. Ein anderes Beispiel ist die Stromverstarkung der Transistoren, die absolut von ca. 5 bis ca . 50 variieren darf, w1ihrend StromversUirkungsunterschiede zwischen den beiden Transistoren die Sicherheit der Zeichentibernahme beeintra.chtigen. Man kann daher fUr diese Schaltung generell eine hohe Ausbeute bei der Fertigung und eine hohe ZuverHissigkeit im Betrieb erwarten. Aus der hohen Ausbeute ergibt sich dann ein entsprechend niedriger Preis, der die Voraussetzung fUr eine Anwendung der Schaltung in groBeren Speichern ist. Das einzige Problem der integrierten Schaltung ergibt sich durch die IsolationskapaziUiten, die vor all em wahrend des Anstiegs von U EAS den Anstieg von U Q und U Q, verlangsamen, wenn man die Trenndioden in tiblicher Weise mit einer negativen Gleichspannung gegen Null sperrt. 20 nsec

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H. Stopper

ist ein typischer Wert fUr diese zusatzliche Verzogerung. Abgesehen davon, dai3 man diesen Effekt natlirlich durch andere Separationsverfahren eliminieren kann, laI3t sich auch durch geeignete Schaltungsmai3nahmen bei Beibehaltung der Trenndiffusion die hohe Geschwindigkeit retten. Fiihrt man ein weiteres Hilfssignal NEAS ein, das gegentiber EAS konstant urn -3 Volt versetzt ist, und verbindet man die Anoden der Trenndioden D5, D6, D7 mit NEAS sowie die Trenndiode der vier Widerstande mit PEAS, so kann der Anstieg von U Q und UQ' nicht mehr gehemmt werden. Vielmehr wird je nach altem und neuem Flip-Flop-Inhalt tiber die parasitaren Kapazitaten eine mehr oder minder groi3e Anstiegstibersteuerung der Punkte Q und Q' eintreten. Da aber U Q und U Q, durch Dl und D2 niederohmig begrenzt werden, konnen die tiberschtissigen Ladungen schnell tiber die Klemmen E und E' abgefUhrt werden. Daher ist tiber alles keine Einbui3e an Geschwindigkeit zu verzeichnen. Allerdings mui3 daftir eine hOhere kapazitive Belastung der Signalquellen in Kauf genommen werden. Die Beschickung des Substrates mit einem Signal schliei3t nicht aus, dai3 mehrere Speicherzellen in einen gemeinsamen Siliziumblock eingebaut werden. Diese Zellen mtissen dann aber zum gleichen Wort gehoren, da NEAS und PEAS im gleichen Sinn wie EAS verdrahtet werden mtissen. Hierin liegt zwar eine Beschrankung der konstruktiven Moglichkeiten , jedoch mui3 eine Speicherebene in der Regel sowieso in Wort- oder Bitstreifen aufgeschnitten werden, da meist nur eine Verdrahtungsebene auf dem Siliziumblock zur Verftigung steht.

Literatur

[1] Poppelbaum, W. T . : Flow Gating, Proceedings of the Western Joint Computer Conference, April 1958. [2] Stopper, H . : A Microelectronic Storage Element, General Electric Technical Information Series, R64CDll, June 1964.

Diskussion H e i m b a ch, E., Siemens & Halske, Miinchen: Bis zu welcher Kapazitat konnen auf einem einzigen Silizium-Trager Speicher realisiert werden?

3.6 Eine integrierte Schaltung zur Realisierung eines Halbleiterspeichers

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Stopper, H.: Wenn nieht wegen der Verdrahtungsteehnik oder wegen der Gesehwindigkeit (s. Seite 12, letzter Absatz) bestimmte Unterteilungen vorgegeben sind, ist der AussehuB bei der Fertigung der begrenzende Faktor. Nun werden aber AussehuBquoten von den Halbleiterherstellern nur bedingt veroffentHeht. Man kann jedoeh sagen, daB beim heutigen Stand der Teehnik eine Anzahl von 8 bit pro Siliziumtrager noeh vollig unkritiseh ist (siehe aueh Seite 11, Absatz 4). Die einzelnen Siliziumtrager von z. B. 8 bit GroBe mtissen nieht unbedingt in konventionelle Gehause eingebaut werden. Es empfiehlt sieh vielmehr, einen gemeinsamen Trager fUr alle SiliziumChips einer Speieherebene zu verwenden.